DDRx的关键技术介绍【乐鱼APP官网APP下载】

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本文摘要:最先我就好多个核心技术再作给大伙儿解读一下。

最先我就好多个核心技术再作给大伙儿解读一下。差分信号时钟技术性差分信号时钟是DDR的一个最重要且适度的设计方案,但大伙儿对CK#(CKN)的具有掌握非常少,很多人讲解为第二个启动时钟,只不过是它的实际具有是起着启动时钟校正的具有。

因为数据是在CK的左右沿启动,造成 传送周期时间增加了一半,因而必必须保证 传送周期时间的稳定以确保数据的精确传送,这就回绝CK的左右沿间隔要有精确的操控。但由于溫度、电阻器特性的变化等缘故,CK左右沿间隔有可能产生变化,这时两者之间转化器的CK#(CKN)就起着缺少的具有(CK降低慢升高快,CK#则是降低快升高慢),如下图一所必。图一差分信号时钟平面图数据选择单脉冲(DQS)如同时钟数据信号一样,DQS也是DDR中的最重要作用,它的作用关键用于在一个时钟周期时间内精准的区别出有每一个传送周期时间,并有助于对接方精准接受数据。

每一颗9aitDRAM芯片都是有一个DQS电源线,它是双重的,在载入时它用于传送由主控芯片发在的DQS数据信号,载入时,则由DRAM芯片溶解DQS向主控芯片发送至。基本上能够讲到,它便是数据的即时数据信号。在载入时,DQS与数据数据信号另外溶解(也是在CK与CK#的交接点)。而DDR内存中的CL也就是指CAS接到到DQS溶解的间距,数据的确经常会出现在数据I/O系统总线上相对性于DQS启动的间隔时间称之为tAC。

本质上,DQS溶解时,芯片內部的预取早就完后,因为预取的缘故,具体的数据曝出很有可能会提前于DQS再次出现(数据提前于DQS曝出)。因为是并行传输,DDR内存对tAC也是有一定的回绝,针对DDR266,tAC的允许范畴是±0.75ns,针对DDR333,则是±0.7ns,在其中CL里包含了一段DQS的投入期。DQS在载入时与数据即时传送,那麼对接时也是以DQS的左右沿各有不同吗?不,假如以DQS的左右沿区别数据周期时间的危险因素非常大。因为芯片有预取的作业者,因此 键入时的即时难以操控,不可以允许在一定的时间段内,数据在各I/O端口号的经常会出现時间有可能时快时慢,不容易与DQS有一定的间距,这也就是为何要有一个tAC要求的缘故。

而在对接方,一切必不可少保证 即时对接,没法有tAC这类的误差。那样在载入时,DRAM芯片依然自身溶解DQS,而以发送至方传入的DQS为标准,并适度推迟一定的時间,在DQS的中间为数据周期时间的选择分拆点(在载入时分拆点便是左右沿),从这儿分隔开2个传送周期时间。

那样保证的好处是,因为各数据数据信号都是会有一个逻辑性脉冲信号保持周期时间,即便 发送至时不即时,在DQS左右沿时都正处在保持周期时间中,这时数据对接启动的精确性不容置疑是最少的,如下图二下图。图二数据时钟频率数据掩码技术性(DQM)并不是DDR所独有的,但针对DDR而言也是比较最重要的技术性,因此 如数解读下。为了更好地屏蔽掉不务必的数据,大家应用了数据掩码(DataI/OMask,全名DQM)技术性。

根据DQM,运行内存能够操控I/O端口号中断什么键入或輸出的数据。这儿务必着重强调的是,在载入时,被屏蔽的数据仍然不容易从存储体曝出,仅仅在“掩码逻辑性模块”处被屏蔽。DQM由主控芯片操控,为了更好地精确屏蔽掉一个P-Bank位宽中的每一个字节数,每一个64bit位宽的数据中有八个DQM电源线,每一个数据信号对于一个字节。

那样,针对4bit位宽芯片,2个芯片同用一个DQM电源线,针对9ait位宽芯片,一个芯片闲置不用一个DQM数据信号,而针对16bit位宽芯片,则务必2个DQM扩展槽。SDRAM官方网要求,在载入时DQM接到2个时钟周期时间后起效,而在载入时,DQM与载入指令一样是马上起效,如下图三和四各自说明载入和载入时脑血栓周期时间的第二笔数据被中断。图三载入时数据掩码作业者图四载入时数据掩码作业者因此 DQM数据信号的具有便是针对脑血栓载入,假如在其中有想现钱的数据,就可以应用DQM数据信号进行屏蔽掉。

DQM数据信号和数据数据信号另外接到,对接放在DQS的降低与上升沿来鉴别DQM的情况,假如DQM为上拉电阻,那麼以前从DQS中间选择的数据就被屏蔽了。有些人很有可能会确实,DQM是輸出数据信号,意味著DRAM芯片没法接到DQM数据信号给主控芯片做为屏蔽掉载入数据的参考。只不过是,该阅读哪一个数据也是由主控芯片规定的,因此 DRAM芯片也必须参与主控芯片的工作中,哪一个数据是简易的就留有主控芯片自身去随意选择。

好啦,前边解读了DQS的作用,那麼我们在检测时依据DQS和DQ的波型是如何区分数据的存取数据的?。


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